DDR RAM IP使用及封装

Xilinx 提供了一个IP核来访问DDR RAM,叫做Memory Interface Generator (MIG) 。
这个IP核干的事情是把底层的引脚、不同芯片之类的东西抽象出来,统一用它的一套信号来管理。
这几天都在弄这个东西,看了n个例子之后觉得难点在于对具体要做的事情把这个IP核封装起来。
我想要做一个和板子上的Block Ram 一样简单易用的存储接口:

重点在于设计一个状态机,把接口进来的信号换成这个IP核接受的信号,最后操作这个叫做DDR RAM的芯片。
硬件设计真的和软件设计有挺多区别的。

进度

今天晚上弄了一个,vivado的提示是布线有问题,可是我找不到哪有问题 [2019/10/29]
-已解决 这个DDR RAM 是一个在FPGA芯片以外的芯片。FPGA芯片想和它交流的话,需要引脚来和它连接,昨天晚上弄的时候把这些引脚封装起来了,导致FPGA芯片无法和这个DDR RAM芯片交流,于是就报错了 [2019/10/30]
今天遇到一个问题是Debug Core 添加了,却没被检测到
今天遇到的另外一个问题是无法仿真

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